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 [ 28 Beiträge ]  Gehe zu Seite 1, 2,
Autor Nachricht
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Ja, man muss da echt mV Arbeit machen.. ;)
Der Zähler vom DAFC erzeugt z.B. ein tickern im VFO wenn der angeschlossen ist...
Die Spannung im DAFC auf der +5 Volt Leitung hopst um 5 mV mit den Schaltvorgängen..das wirkt sich anscheinend rückwärts durch den Verstärkertransistor und den Treiber und die Pufferstufe auf den VFO aus...
So extrem hab ich das bisher bei "normalen" Schaltungen nicht erlebt.

Aber ist auch ganz nett mal was "verschärft" zu basteln ;)


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Hab mich inzwischen näher mit dem CDCE913 beschäftigt. Die Einstellung sieht ganz leicht aus, ist aber das gegenteil - jedenfalls so lange, wie die Leute von TI Bugs in ihre Doku schreiben.

Mit dem angegebenen Algorithmus lande ich immer ein Stück zu tief in der Ausgangsfrequenz. Das läßt sich zwar per händischem "abgleichen" des R-Registers beheben, aber das ist noch Murks.

Gruß
W.S.


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
PIC 16f648 oder so ist eh vorgesehen. Wenn ich den PLL Chip damit angesteuert bekomme wäre es zu überlegen..
32 Bit mathe mag der aber nicht.. ;)


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
[quote]PIC 16f648 oder so ist eh vorgesehen. Wenn ich den PLL Chip damit angesteuert bekomme wäre es zu überlegen..
32 Bit mathe mag der aber nicht.. ;)[/quote]

nana. Mach mal halblang. Also erstens: Gleitkomma auf nem PIC16 in Assembler ist kein Problem, da hab ich genug Erfahrung und ne passable GL-Bibliothek.

Und zweitens: Ich würde auf was größeres orientieren, je nach Geschmack PIC32 oder nen Cortex. Den prinzipiellen Algorithmus hab ich derzeit in Pascal per Delphi soweit ausgetüftelt, daß er erstmal läuft. Bin jetzt am Umsetzen nach C für nen Cortex und wenn das läuft, kommt das Ausprobieren - sowohl der HW als auch der SW. Derzeit braucht das Ganze auch auf dem Cortex double und dword (also 32 Bit)

Das Problem ist die Doku von TI. Die drücken sich stellenweise derart verklausuliert aus, daß es einen graust.
Eigentlich ist das (theoretisch) gaaaaaaanz einfach:
Fout = Fref * (N/(M*Pdiv1));
oder umgeformt Fout/Fref=N/(M*Pdiv1);
wobei N=1..4095, M=1..511, Pdiv1=1..1023
Ich bin da so rangegangen, daß ich erstmal Fout und Fref in Hz (also als Integer) als Startwerte für N und M*Pdiv1 hergenommen habe. Dann Reduktion durch Kürzen von gemeinsamen Primzahlen, dann nachschauen, ob N im Bereich liegt, ggf. dann das ganze mit dezent geändertem Fout wiederholen oder brutal beide Werte solange teilen, bis N unter 4096 liegt. Anschließend Primfaktorzerlegung von M*Pdiv1 und dann M und Pdiv1 so aus den Primfaktoren zusammensetzen, daß M im Bereich liegt und daß die VCO-Frequenz VCO=Fref*N/M im Bereich 90..210 MHz liegt. Dann kommt der Rest, nämlich aus N und M die restlichen Werte für die PLL ausrechnen.
Also etwa so. Ich würde für sowas mir allweil nen Cortex spendieren und nicht nen PIC16 damit quälen.
Gruß
W.S.


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Hi
Vorteile/Nachteile zum Si570 ?

Wenn ich C mache würd ich eh den 18Fxx nehmen. Der kann schon multiplizieren, passt aber ansonsten auch ins Konzept.

73 de DL3FOX Uwe


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
[quote]...Ach ja, zum Phasenrauschen, was Uwe ja auch angesprochen hat: Je höher der VCO schwingt und je höher die Frequenz ist, wo der Phasenvergleich stattfindet, desto größer kann der Faktor sein, mit dem man den VCO herunter teilt, um auf die Endfrequenz zu kommen. Entsprechend kleiner wird logischermaßen das Phasenrauschen am Ausgang.
Gruß
W.S.[/quote]Das ist eben nur kurz gedacht. Das inhärente 1/f Phasenrauschen eines Oszillators steigt eben auch mit der Frequenz und das bei technisch gleichwertigem Aufbau auch exakt in dem Maß wie es durch die Frequenzteilung wieder reduziert wird.
Allerdings ist es bei höheren Frequenzen schwieriger gleichwertige Parameter des Oszillators in der Praxis zu erreichen.
Wie schon oben angeführt ist die erste Version des PT8000 auch daran gescheitert. Die 1.ZF wurde danach deutlich abgesenkt, (von 70 auf 40,7 MHz) um dann letztendlich mit bei 640 MHz getakteten DDS-Bausteinen direkt auf der 1.LO-Frequenz arbeiten zu können.
Mir erscheint der CDCE913 nicht als geeignet gerade im Punkte Seitenbandrauschen ein adäquates Signal für einen 1.LO eines Kurzwellen RX zu sein.
Wenn ich mir das Ausgangsspektrum am Ende des Datenblattes bei 27MHz anschaue, sehe ich das bei einer RBW des Spektrum-Analyzers von 10kHz im Abstand von 500kHz der Rauschsockel um 10dB gegenüber dem breitbandigem Rauschspektrums ansteigt und gerade um 70dB unter dem carrier liegt. Für SSB kann man ja noch mal 6dB abziehen. Dann bin ich aber immer noch bei einem S/N von 80dB bei 500kHz Signalabstand...
Auch die im Datenblatt genannten Anwendungsgebiete lassen nicht gerade darauf schließen das Seitenbandrauschen ein vorrangiges Entwicklungsziel war.
Ich kann aber bei Interesse gerne mal eine Seitenbandrauschmessung machen, wenn der Baustein ja schon mal grob das richtige ausgibt.

73, André


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Der Punkt ist Preis und Frequenzbereich.

So ein CDCE913 braucht nen Quarz (oder nen kleinen TCXO) und sonst nix, weil er schon alles drin hat. Obendrein ein kleines, aber gut lötbares Gehäuse. Dazu der angegebene Frequenzbereich, der rechnerisch bei ca. 90 kHz losgeht und eigentlich den KW-Bereich gut überstreicht. Hier geht's ja nicht um Frequenzen > 1 GHz oder? Preis bei Farnell 5.50 bis 6 Euro, Mouser 3.60 Euro

Vergleicht man das mit nem AD9951, dann schneidet der AD9951 von der Verwendung her deutlich besser ab, weil er nen Sinus produziert und deutlich einfacher präzise abzustimmen ist. Aber der Preis von 22 Euro (wieder Farnell) oder 23.60 (Mouser) ist ja auch nicht ohne. Obendrein ist hier eine durchaus nennenswerte Außenbeschaltung angesagt, die auch aufgebaut und eingekauft sein will.

Vergleicht man das Ganze mit dem ADF4351, dann schneidet dieser von allen anderen technisch am besten ab, aber er geht erst bei 35 MHz los. Als LO bei einer 1. ZF von 40 MHz oder so wäre dieser IC mir am ehesten recht. Preislich eher im Mittelfeld, 11 Euro (wieder Farnell) oder 13 Euro (Mouser). Aber das Ganze hat natürlich ne Rückwirkung auf das Konzept, was man verfolgen will.

Nun und mit dem SI570, der ja von Vielen verbaut wird, bin ich zumindest bislang nicht warm geworden. Immerhin kostet das Teil beim FA 29.50 Euro. Das ist überhaupt ein Problem bei diesem Hersteller. Die Teile von SiliconLabs sehen zwar auf dem Papier sehr schön aus, sind aber größtenteils überhaupt nicht zu kriegen - und wenn, dann kosten sie ein Vermögen. Obendrein liest man sowas beim DARC: "Die Si570-Familie ist intern sehr komplex aufgebaut. Es sind PLLs mit trickreichen programmierbaren Teilern enthalten, deren Ausgangssignale auch unregelmässige Tastverhältnisse erzeugen." Ich hab das selber NICHT ausprobiert, aber "unregelmäßige Tastverhältnisse" klingt in meinen Ohren nicht gut. Abgesehen davon: geht der nicht erst bei 10 MHz los?

Aber erkläre mir mal, warum denn " Das inhärente 1/f Phasenrauschen eines Oszillators steigt eben auch mit der Frequenz.." ?

Ich sehe das ein bissel anders. Stell dir einen Oszillator vor, der bei 2..4 GHz schwingt und (mal angenommen) irrsinnige +/-100° Phasenrauschen hat. Jetzt teilen wir den durch 1000 und erhalten damit 2..4 MHz, wobei das Phasenrauschen nur noch +/-0.1° groß ist. Im Zeitbereich sähe das so aus, daß die Nulldurchgänge des Oszillators alle 125..250 ps kommen und dabei höchstens um so etwa +/-50 ps herumschwanken würden. Kein Grund zum Streit, einen so unsäglich schlechten Oszillator wie angenommen gibt es auch bei 2..4 GHz ja gar nicht. Stattdessen nehme ich an, daß so ein Oszillator auch nicht wesentlich schlechter ist als ein Eigenbau bei 1..30 MHz und durch das Herunterteilen bleibt von seinem Phasenrauschen nix mehr übrig. Da zählt allenfalls das der letzten Teilerstufe.
Gruß
W.S.


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
[quote]...
Aber erkläre mir mal, warum denn " Das inhärente 1/f Phasenrauschen eines Oszillators steigt eben auch mit der Frequenz.." ?
...
[/quote]Hallo,
korrekt ist es eine Summe von 1/f hoch n Termen mit n=0,1,2,3,4 (Leeson-Formel).
Klare Aussage: Genau in dem Masse wie du durch Frequenzteilung 6dB an Phasenrauschen pro Oktave gewinnst, verliert der Oszillator genau diesen Betrag mit Erhöhung der Betriebsfrequenz. Streng genommen gilt das allerdings erst mal nur für Quarzoszillatoren.
Nun aber mal Butter bei den Fischen.
Im Datenblatt des CDCE913 findet sich ein Phasenjittern von typ. 50ps. Bei der maximalen Frquenz von 260MHz könnte ich durch eine 1/10 Teilung das Jittern auf 5ps auf der Nutzfrequenz reduzieren.
Zum Vergleich gibt Silabs für den Si570 in der schlechten CMOS-Ausführung ein Phasenjittern kleiner 1ps an.
Der Si570 erreicht damit bei f=120MHz laut Datenblatt ein Phasenrauschabstand von -122dB/Hz bei 1kHz Abstand vom Träger. Auf SSB-Bandbreite bezogen sind das 88dBc, also gerade noch OK.
Schaut man mal hier http://cp.literature.agilent.com/litweb ... 3108EN.pdf ,dann ist das Phasenrauschen proportional zum Quadrat des Phasenjitters. Aus dem Faktor 5 werden dann mal eben rund 13dB. Das heisst grob geschätzt käme ich beim CDCE913 bei 1KHz Frequenzabstand auf 75 dB Rauschabstand in SSB-Bandbreite (2.5kHz).
Das mag für einen einfachen Empfänger reichen. Das passt dann auch mit dem günstigem Preis.
Aber für ambitioniertere Projekte ist das (vorerst) noch zu mager.

73, André


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Hi
Der SI Chip hat in der Praxis das Problem das er knattert wenn man grössere Frequenzsprünge braucht..
Mal eben übers 80m Band drehen ist mit analog VFO/ normaler PLL wesentlich angenehmer.

Vorteil : Nur 6 Lötpunkte, das IC bekommt jeder eingelötet der halbwegs löten kann.

Ich frag mich immer warum die beseren DDS 100 und mehr Lötpunkte haben...sowas nervt.
Platine kann man mit Toner Transfer nicht mehr selber machen weil die Leiterbahnen zu fein sind.

Adapter auf DIL gibts auch eher nicht.

Ich hätte gern was das wie DDS sofort alles einstellen kann und ein sauberes,spurfreies Signal wie der SI Chip hat.

73 de DL3FOX Uwe


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
So. Ich habe die Einstellerei des CDCE913 nochmal durchgeackert mit dem Ergebnis, daß ich keinen Weg gefunden habe, die Parameter analytisch auf geradem Wege zu berechnen. Stattdessen ist immer wieder das Ausprobieren von unterschiedlichen ganzzahligen X/Y nötig und das ist LANGSAM, weil man in double rechnen muß und es wirklich viele Kombinationen zu testen gilt. Hab das mal auf nem Cortex M4 (kein M4F, also ohne float) getestet. Durchschnittliche Ablage so bei +/- 13 Hz, aber für die meisten Frequenzen braucht er bis zu 46 Sekunden Rechenzeit!!! Ieks, bäh. Dieselbe Rechnung am PC dauert so etwa 10..20 ms.

Mal zurück zum Anfang:

"VCO Bereich 8-16 MHz, Step: 1 Khz, Soll für einfachen SSB Empfänger sein"

Tja Uwe, den Eingang zum Schlaraffenland hat noch keiner gefunden - da hast du dich zu früh gefreut.

1. Die Ur-Idee mit nem Oktav-VCO taugt nix, weil zu fremdspannungsempfindlich
2. Der SiLabs ist als LO nicht wirklich geeignet, weil er sich fette, hörbare Pausen gönnt.
3. Der CDCE ist ebenfalls rausgeflogen, weil Berechnung zu aufwendig. Obendrein hat Andre was dagegen.

Da bleiben nur noch AD9951+Filter+OpV und ADF4351 übrig. Bei letzterem ist wieder Basteln angesagt, da er erst bei ca. 35 MHz losgeht. Also entweder ADF4351 aus nem 40 MHz TCXO versorgen und Ausgangssignal dann mit selbigem 40 MHz Signal heruntermischen und dann durch nen Tiefpaß - oder TTL-Teiler, bis der gewünschte Bereich erreicht ist.

Oder tatsächlich nochmal das Gesamtkonzept überdenken.

W.S.


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Ich bleib bei 1 ;)
Muss nur noch das Tackern vom Zähler weiter reduzieren und den Loop-Filter was optimieren.


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
[quote]...
3. Der CDCE ist ebenfalls rausgeflogen, weil Berechnung zu aufwendig. Obendrein hat Andre was dagegen.

Da bleiben nur noch AD9951+Filter+OpV und ADF4351 übrig. Bei letzterem ist wieder Basteln angesagt, da er erst bei ca. 35 MHz losgeht. Also entweder ADF4351 aus nem 40 MHz TCXO versorgen und Ausgangssignal dann mit selbigem 40 MHz Signal heruntermischen und dann durch nen Tiefpaß - oder TTL-Teiler, bis der gewünschte Bereich erreicht ist...
[/quote]Ich hab ja nichts dagegen aber es soll schon ein ansprechendes Resultat dabei herauskommen. Und das ist beim CDCE913 nun mal per se nicht machbar.
Schaut man sich aber die closed loop Rauschseitenbänder des ADF4351 hier http://www.analog.com/media/en/technica ... DF4351.pdf an sieht die Welt schon ganz anders aus. Selbst mit dem 63kHz loop-Filter ist das auf 34,375MHz herunter geteilte VCO Signal schon sehr gut und ganz sicher für einen LO für SSB und CW geeignet.
In einem Frequenzabstand von 1kHz werden bei SSB schon mehr als 100dBc erreicht. Teilt man dieses Signal nun noch fachgerecht durch vier bin ich schon unter 9MHz und habe noch einmal 12dB Seitenbandrauschabstand gewonnen.
Das kann dann auch ein AD9912 nicht besser. Genau so hatte sich das Hans bei seinem PT8000 wohl auch vorgestellt. Aber die Zeit war da wohl noch nicht reif dafür (und die ZF eben noch zu hoch).
Vom Heruntermischen ist allerdings dringendst abzuraten. Um sich solche Rauschabstände zu erhalten sind Mischpegel jenseits von 20dBm erforderlich. Das ist dann wieder recht aufwendig und teuer.
Das ist letztlich die Schwäche vieler alter Afu-TRX die noch mit VFO, Bandoszillatoren und einem Premix gearbeitet haben.
Aufgrund der geringen Mischpegel ist das breitbandige Rauschen viel zu hoch und die Geräte empfindlich für starke weitab liegende Signale. Das ließ sich nur mit manuell abstimmbaren Preselektoren beherrschen.
Daher dann der konsequente Übergang zur PLL...

73, André
PS In dem Datenblatt des ADF4351 kann man übrigens sehr schön die 6dB pro Oktave an Verbesserung des Phasenrauschens bewundern. Ein Indiz dafür das die Teilerstufen im IC offensichtlich auch im Gigaherz-bereich sauber arbeiten.


  
 
 Betreff des Beitrags: Re: PLL LOOP Bandbreite ?
Hi
[quote]

Vom Heruntermischen ist allerdings dringendst abzuraten. Um sich solche Rauschabstände zu erhalten sind Mischpegel jenseits von 20dBm erforderlich. Das ist dann wieder recht aufwendig und teuer.
Das ist letztlich die Schwäche vieler alter Afu-TRX die noch mit VFO, Bandoszillatoren und einem Premix gearbeitet haben.
Aufgrund der geringen Mischpegel ist das breitbandige Rauschen viel zu hoch und die Geräte empfindlich für starke weitab liegende Signale. Das ließ sich nur mit manuell abstimmbaren Preselektoren beherrschen.
Daher dann der konsequente Übergang zur PLL...

73, André
PS In dem Datenblatt des ADF4351 kann man übrigens sehr schön die 6dB pro Oktave an Verbesserung des Phasenrauschens bewundern. Ein Indiz dafür das die Teilerstufen im IC offensichtlich auch im Gigaherz-bereich sauber arbeiten.[/quote]

Ich denke auch das der VFO direkt auf der Mischfrequenz laufen sollte. Das hantieren mit Bandmischoszillatoren ist suboptimal.
Dazu kommt auch das einfach 1-Stück FET Mixer zu nix zu gebrauchen sind..siehe FT101 ;)
NE612 auch in die Tonne kloppen.
Gegentakt Mischer oder Ringmischer muss schon sein. Auch bei Eigenbauprojekten, es loht sich hörbar.
Bei PLL ist natürlich das Phasenrauschen nach wie vor ein Problem , siehe jetzt FT991..der ist da total durchgfallen :(

73 de DL3FOX Uwe


  
 

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